【導(dǎo)讀】走線阻抗控制主要在于確保走線的尺寸大小合適。如果獨(dú)立考慮一條走線，其阻抗值是很明確的。但是，當(dāng)它靠近另一條走線或?qū)w時(shí)，由于意外耦合作用，該走線的阻抗將與最初的設(shè)計(jì)值不同。這個(gè)問(wèn)題非常棘手，會(huì)導(dǎo)致沿著互連的阻抗變化不定，而傳輸線和接收器之間的極端阻抗失配將導(dǎo)致信號(hào)反射。
本文要點(diǎn)
●阻抗不匹配會(huì)導(dǎo)致并行網(wǎng)絡(luò)出現(xiàn)信號(hào)反射和不同步現(xiàn)象，從而導(dǎo)致接收器上出現(xiàn)比特錯(cuò)誤。
●要快速識(shí)別阻抗超標(biāo)，需要在 PCB 設(shè)計(jì)工具中使用規(guī)則管理器，然后在設(shè)計(jì)規(guī)則中設(shè)置阻抗限制和容差。
●布線后仿真工具可用于檢查不符合阻抗規(guī)則的網(wǎng)絡(luò)，并確定哪些區(qū)域的設(shè)計(jì)應(yīng)該更改。
走線阻抗控制主要在于確保走線的尺寸大小合適。如果獨(dú)立考慮一條走線，其阻抗值是很明確的。但是，當(dāng)它靠近另一條走線或?qū)w時(shí)，由于意外耦合作用，該走線的阻抗將與最初的設(shè)計(jì)值不同。這個(gè)問(wèn)題非常棘手，會(huì)導(dǎo)致沿著互連的阻抗變化不定，而傳輸線和接收器之間的極端阻抗失配將導(dǎo)致信號(hào)反射。
盡管我們已根據(jù)最佳實(shí)踐對(duì) PCB layout 進(jìn)行了布線，并且布線的走線寬度全部符合設(shè)計(jì)值，但是互連中也有可能出現(xiàn)阻抗變化。這時(shí)就需要使用規(guī)則驅(qū)動(dòng)設(shè)計(jì)，即，在對(duì) layout 進(jìn)行布線時(shí)，根據(jù)設(shè)計(jì)規(guī)則來(lái)檢查電路板。如果要處理一塊工藝比較陳舊的電路板，那么就需要分批檢查阻抗；為此，可以運(yùn)行一個(gè)批處理設(shè)計(jì)規(guī)則檢查 (DRC)，一目了然地瀏覽阻抗超標(biāo)情況。
通過(guò)規(guī)則管理來(lái)控制阻抗，準(zhǔn)確發(fā)現(xiàn)信號(hào)反射
要糾正整個(gè)電路板上的阻抗錯(cuò)誤，Sigrity 的布線后仿真功能可以助我們一臂之力，用以分析整個(gè)單端和差分互連的阻抗。同時(shí)，還可以發(fā)現(xiàn)互連線上特定位置的信號(hào)反射，如過(guò)孔或連接器過(guò)渡處。在下文中，我們將介紹如何使用 Allegro PCB layout 工具和 Sigrity 分析功能。
定義阻抗控制的規(guī)則
阻抗控制的目的是確保 PCB 上的走線在每個(gè)互連中的幾何形狀都是一致的。該方法適用于單端和差分對(duì)布線。為此，需要遵循我們的高速信號(hào)標(biāo)準(zhǔn)來(lái)定義這些約束規(guī)則，而這些信號(hào)標(biāo)準(zhǔn)又取決于所選的器件或設(shè)計(jì)的接口類型。
PCB 設(shè)計(jì)軟件的適應(yīng)性很強(qiáng)，確保用戶能夠定義任何物理和電氣規(guī)則，以符合可制造性設(shè)計(jì) (DFM) 要求和信號(hào)標(biāo)準(zhǔn)。Allegro 提供的設(shè)計(jì)工具允許用戶使用 Allegro Constraint Manager（規(guī)則管理器）來(lái)定義所需的阻抗值和容差。此工具可在 Allegro PCB Designer 或 Allegro Sigrity SI 內(nèi)訪問(wèn)。
對(duì)四個(gè)阻抗控制網(wǎng)絡(luò)進(jìn)行分析。
在接下來(lái)的例子中，我們將討論如何定義和檢查現(xiàn)有 layout 中一組網(wǎng)絡(luò)的阻抗規(guī)則。如上圖所示，這四個(gè)要檢查的網(wǎng)絡(luò)是 DDR3 數(shù)據(jù)總線的一部分，定義的阻抗是 34 歐姆。此時(shí)，我們要檢查這些走線的阻抗是否在 JEDEC 標(biāo)準(zhǔn)的限制范圍內(nèi)，以及在這些走線上是否會(huì)發(fā)生過(guò)度的信號(hào)反射。
定義規(guī)則
在開始定義規(guī)則之前，我們需要確定規(guī)則定義是針對(duì)單個(gè)網(wǎng)絡(luò)，還是針對(duì)一組網(wǎng)絡(luò)。Allegro PCB Designer 允許用戶將幾個(gè)網(wǎng)絡(luò)劃分到一個(gè)網(wǎng)絡(luò)組，因此可以將同一組設(shè)計(jì)規(guī)則分配至整個(gè)網(wǎng)絡(luò)組。請(qǐng)注意，不是必須要將網(wǎng)絡(luò)分配到網(wǎng)絡(luò)組；一個(gè)網(wǎng)絡(luò)也可以有自己的設(shè)計(jì)規(guī)則和約束。所有設(shè)計(jì)規(guī)則都可以在 Allegro Constraint Manager 中訪問(wèn)、查看和編輯。
要訪問(wèn) Allegro Constraint Manager 并定義電路板中的約束規(guī)則，請(qǐng)?jiān)?Allegro Sigrity SI 中打開 .BRD 文件。單擊 Setup 菜單并找到 Constraints → Constraint Manager。打開 Constraint Manager 后，可以從屏幕左側(cè)的面板上訪問(wèn)基于網(wǎng)絡(luò)組和基于網(wǎng)絡(luò)的電氣規(guī)則。
要為一個(gè)網(wǎng)絡(luò)組設(shè)置阻抗規(guī)則，請(qǐng)打開 Electrical Constraint Set 選項(xiàng)，然后找到 Routing → Impedance。下圖是在該電路板上定義的兩個(gè)網(wǎng)絡(luò)組。這兩個(gè)網(wǎng)絡(luò)組都是 DDR3 接口的一部分，因此該接口上的走線阻抗應(yīng)該設(shè)置為 34 歐姆。阻抗容差設(shè)置為 5%。
網(wǎng)絡(luò)組的阻抗規(guī)則。
我們要檢查的四條走線不屬于這些網(wǎng)絡(luò)組，但如有需要，我們可以將這些走線分配到這些網(wǎng)絡(luò)組。另一種方法是在 Electrical Constraint Set 中為這些走線單獨(dú)定義阻抗規(guī)則。為此，只需在 Constraint Manager 中向下滾動(dòng)到電氣工作表中的 Net 部分。打開 Routing → Impedance 部分后，就可以查看所有的網(wǎng)絡(luò)以及它們屬于哪個(gè)網(wǎng)絡(luò)組。
如果我們想把一個(gè)網(wǎng)絡(luò)分配到電氣規(guī)則集，只需在 Referenced Electrical C Set 一欄下打開下拉菜單，選擇所需的電氣規(guī)則集?，F(xiàn)在，我們要把目標(biāo)阻抗值分配到要檢查的各個(gè)網(wǎng)絡(luò)。從下圖中可以看到，目標(biāo)阻抗設(shè)置為 34 歐姆，阻抗容差為 5%。定義目標(biāo)阻抗值之后，我們就會(huì)看到相應(yīng)的網(wǎng)絡(luò)被標(biāo)記為紅色。如果該網(wǎng)絡(luò)沒有立即顯示標(biāo)記，只需從工具欄運(yùn)行設(shè)計(jì)規(guī)則檢查（在 Tools 菜單下選擇 Update DRC）。
各個(gè)網(wǎng)絡(luò)的阻抗規(guī)則。
在上圖中，這四個(gè)網(wǎng)絡(luò)被標(biāo)記為了紅色，因?yàn)樗鼈兊淖钚∽杩购?或平均阻抗超出了 34±5% 的范圍（32.3-35.7 歐姆）。Constraint Manager 顯示，阻抗范圍為 32.069-46.62 歐姆；這些值可能出現(xiàn)在這些網(wǎng)絡(luò)的任何位置。造成這種現(xiàn)象的原因包括與其他導(dǎo)體產(chǎn)生意外的寄生耦合、走線寬度不一致，或在參考平面的間隙上進(jìn)行布線。
請(qǐng)注意，Allegro Constraint Manager 還支持為 PCB 定義其他幾種物理和電氣規(guī)則。物理規(guī)則包括焊盤和走線間距，而電氣規(guī)則包括傳播延遲限制和返回路徑跟蹤。
確定違反設(shè)計(jì)規(guī)則的網(wǎng)絡(luò)之后，就可以進(jìn)一步了解到底是設(shè)計(jì)的哪些部分導(dǎo)致設(shè)計(jì)規(guī)則超標(biāo)。另一種查看規(guī)則超標(biāo)的方法是使用工具菜單中的 DRC Browser。該工具可以顯示電路板中超出設(shè)計(jì)規(guī)則的坐標(biāo)，并在不同的類別中標(biāo)記出具體的規(guī)則超標(biāo)項(xiàng)目。超標(biāo)列表可能讓人有點(diǎn)眼花繚亂，但不必?fù)?dān)心，Allegro 提供了可視化工具來(lái)顯示規(guī)則超標(biāo)。這涉及到使用 layout 數(shù)據(jù)進(jìn)行布線后仿真。
運(yùn)行阻抗和反射仿真
現(xiàn)在，我們已經(jīng)準(zhǔn)備好糾正電路板中的阻抗失配，要完成此操作，可以使用 Allegro 中的信號(hào)完整性分析功能來(lái)發(fā)現(xiàn)阻抗變化并識(shí)別存在反射的位置。
在 Allegro 中打開電路板，點(diǎn)擊 Analyze 菜單，并選擇 Workflow Manager 選項(xiàng)。隨后屏幕上會(huì)顯示幾個(gè)可供執(zhí)行的分析，包括 Impedance Workflow 和 Reflection Workflow。
首先，選擇 Reflection Workflow 和要檢查的目標(biāo)網(wǎng)絡(luò)。選擇目標(biāo)網(wǎng)絡(luò)后，點(diǎn)擊 Start Analysis，開始仿真。仿真完成后，可以點(diǎn)擊 Reflection Vision查看熱圖，熱圖中標(biāo)出了網(wǎng)絡(luò)上出現(xiàn)反射的位置。我們也可以點(diǎn)擊 Reflection Table 來(lái)查看具體的上沖/下沖值以及它們?cè)陔娐钒迳系淖鴺?biāo)。在本例中的電路板上處理的是 DDR 線路，因此可以在 Reflection Table 中將這些值與 JEDEC 規(guī)范進(jìn)行比較。
下圖是本例中四個(gè)網(wǎng)絡(luò)的反射結(jié)果。從圖中可以看到，反射主要發(fā)生在器件焊盤上。相應(yīng)的值以紅色標(biāo)記，并且只產(chǎn)生了約 10 mV 的振鈴現(xiàn)象。在互連上很早就可以看到 30 mV 的振鈴，但用 Reflection Vision 工具不容易進(jìn)行可視化；需要雙擊阻抗表中的相應(yīng)條目才能看到這些結(jié)果。
Reflection Workflow 結(jié)果。
沿著這些網(wǎng)絡(luò)出現(xiàn)了 30 mV 的振鈴，它們發(fā)生在靠近走線的多個(gè)點(diǎn)附近，相應(yīng)的走線片段如之前的圖片所示。Impedance Workflow 分析有助于理解這些反射現(xiàn)象，它們是由沿互連線的阻抗變化而引起的，以可視化的方式查看會(huì)更為直觀。
要檢查阻抗變化，請(qǐng)選擇分析工具欄中的 Impedance Workflow 選項(xiàng)。選擇相同的網(wǎng)絡(luò)進(jìn)行分析并運(yùn)行仿真。選擇 Impedance Vision 選項(xiàng)，可以查看整個(gè)互連的阻抗，同時(shí)也會(huì)顯示熱圖，其中阻抗值以不同的顏色表示。
四個(gè)網(wǎng)絡(luò)的阻抗變化。
從圖中我們可以直接看到，阻抗從約 46 歐姆突然過(guò)渡到約 34 歐姆，和 Allegro Constraint Manager 中顯示的數(shù)據(jù)相同。從紅色部分和藍(lán)色部分之間的長(zhǎng)度變化可以明顯看出這一點(diǎn)。這對(duì)應(yīng)于網(wǎng)絡(luò)中具有較高上沖的區(qū)域。下一步是將信號(hào)上沖和阻抗變化與信號(hào)標(biāo)準(zhǔn)進(jìn)行比較。這些網(wǎng)絡(luò)的紅色部分對(duì)應(yīng) FPGA 上的 BGA 扇出部分，所以要限制扇出部分的寬度，防止出現(xiàn)過(guò)度的信號(hào)反射和損失。
我們可以采用與上文相同的仿真步驟來(lái)檢查電路板中的不同網(wǎng)絡(luò)對(duì)。只需選擇網(wǎng)絡(luò)對(duì)的兩端，確保整個(gè)電路板的差分阻抗保持一致。對(duì)于差分對(duì)，還需要檢查是否符合長(zhǎng)度匹配容差，該容差可以在 Allegro Constraint Manager 中定義。然后可以使用 DRC Browser 來(lái)確定哪里發(fā)生了長(zhǎng)度失配的情況，布線工具可以對(duì)標(biāo)準(zhǔn)的長(zhǎng)度匹配片段進(jìn)行布線，保持差分對(duì)同步。
(本文轉(zhuǎn)載自： Cadence楷登PCB及封裝資源中心微信公眾號(hào))
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