【導(dǎo)讀】想象一下，在一個(gè)擠滿人的大房間里，每個(gè)人都有一條您需要的重要信息。他們都很樂(lè)意告訴您他們的信息，但問(wèn)題是，他們都在同一時(shí)間說(shuō)話。房間里的人越密集，就越難將想要關(guān)注的信息與周圍的雜音區(qū)分開(kāi)。
提升集成電路中的介電層性能可以在現(xiàn)在和未來(lái)的存儲(chǔ)器和邏輯電路發(fā)展中產(chǎn)生巨大的戰(zhàn)略影響。
想象一下，在一個(gè)擠滿人的大房間里，每個(gè)人都有一條您需要的重要信息。他們都很樂(lè)意告訴您他們的信息，但問(wèn)題是，他們都在同一時(shí)間說(shuō)話。房間里的人越密集，就越難將想要關(guān)注的信息與周圍的雜音區(qū)分開(kāi)。
這就是“串?dāng)_”，維基百科將其定義為“傳輸系統(tǒng)上一個(gè)電路或通道上傳輸?shù)男盘?hào)在另一個(gè)電路或通道中產(chǎn)生不希望出現(xiàn)的影響”。如果您從事存儲(chǔ)器和邏輯器件制造，那么您面臨的情況就很像那個(gè)嘈雜的房間，因?yàn)樵谶@當(dāng)中非常鄰近的范圍里就有數(shù)十億個(gè)動(dòng)態(tài)隨機(jī)存儲(chǔ)器 (DRAM) 單元或邏輯晶體管。
典型的DRAM單元包含一個(gè)電容器（存儲(chǔ)電荷用以代表1或0）、一個(gè)存取晶體管以及一個(gè)位線（用來(lái)讀取電容器中的電荷）。為了追求更高的存儲(chǔ)密度、更快的讀寫速度和盡量小的功耗，這些結(jié)構(gòu)變得越來(lái)越小，并在最近幾年演變出了3D結(jié)構(gòu)設(shè)計(jì)。同時(shí)，傳感電壓 (?V) 和單元電容 (Cs) 隨著每一代技術(shù)的演進(jìn)而降低，因此需要相應(yīng)的降低位線電容 (CBL)。
類比嘈雜房間的例子，傳感電壓和單元電容的降低就好比你想聽(tīng)到的說(shuō)話聲變得更加不清晰，使你更難將他所說(shuō)的內(nèi)容區(qū)分于環(huán)境音。邏輯領(lǐng)域也是如此：越來(lái)越大的寄生電容（柵極間以及柵極和柵極觸點(diǎn)之間）增加了串?dāng)_的風(fēng)險(xiǎn)。
串?dāng)_問(wèn)題自電子學(xué)早期就一直存在。幸運(yùn)的是，我們有一個(gè)眾所周知的解決方式：隔離。在嘈雜的房間中，隔離需要在每個(gè)人的周圍都放置隔音板；而在集成電路上，通常可以通過(guò)更好的介電薄膜來(lái)實(shí)現(xiàn)隔離。
其中“更好”的介電薄膜不僅僅意味著更低的介電常數(shù) (k)，盡管這是一個(gè)重要因素。薄膜也必須在不損害其他電路元件的情況下進(jìn)行沉積，還要能夠在隨后的熱加工、刻蝕、清洗和其他步驟中存留并且不改變?nèi)魏翁匦?，它們必須是無(wú)缺陷且均勻的。而且在3D電路的時(shí)代，僅實(shí)現(xiàn)平面厚度均勻還不夠，即使是在垂直維度沉積，薄膜特性也必須一致。
此外還有一個(gè)因素：每個(gè)先進(jìn)的芯片制造企業(yè)都面臨著激烈的競(jìng)爭(zhēng)，因此他們努力開(kāi)發(fā)自己獨(dú)特的方法，以獲得更高的良率和更優(yōu)的性能。負(fù)責(zé)這些工藝調(diào)整的工程師需要薄膜具有多樣性和靈活性，這意味著他們能夠調(diào)控薄膜成分以獲得不同特性，包括刻蝕選擇性等。每一代新技術(shù)帶來(lái)更高的密度和復(fù)雜性，使得提升性能和良率更具挑戰(zhàn)。回到嘈雜房間的類比，我們可以理解為房間變得越來(lái)越小，而人們說(shuō)話的聲音越來(lái)越大；可以用于隔離的空間越來(lái)越少，但卻更需要隔離來(lái)聽(tīng)清我們想聽(tīng)到的聲音。
在3D時(shí)代之前，工藝與整合工程師在尋求隔離方案時(shí)可以考慮已經(jīng)被證實(shí)可行的方法：沉積可調(diào)的平面介電層或共形二氧化硅或氮化物。但現(xiàn)在的介電層既需要可調(diào)性和共形性，也需要能夠沉積含有硅碳鍵的薄膜如SiCO，從而獲得更高的刻蝕選擇性，因?yàn)閺沫h(huán)柵結(jié)構(gòu)內(nèi)隔離層到后段介電層再到先進(jìn)的光刻工藝，刻蝕選擇性在許多應(yīng)用中變得越來(lái)越重要。同時(shí)，等離子體對(duì)電路的損傷也越來(lái)越令人擔(dān)憂。
那么，隔離的探索方向在哪里？
一種方向是新的沉積技術(shù)SPARC，它可以很好地滿足這些新興需求。除了能在高深寬比結(jié)構(gòu)中的不同深度保持一致的成分和特性外，SPARC還能沉積高度共形的SiCO薄膜。這種薄膜可以作為低介電常數(shù)隔離層為邏輯和DRAM器件提供有效隔離。
SPARC方法能夠?qū)崿F(xiàn)大范圍的成分調(diào)控，同時(shí)仍保持極好的共形性。SPARC沉積的SiCO薄膜致密，堅(jiān)固而漏電低，其介電常數(shù) (k) 值為~4-4.4，并且可以在不氧化底層的情況下直接沉積于鈷、鎢等金屬。這種薄膜在表現(xiàn)出極佳的粘附性的同時(shí)也展現(xiàn)了氣密性。即使在400℃的低沉積溫度下，碳也是完全交聯(lián)的，只有很少甚至沒(méi)有末端甲基，與其他SiOC薄膜相比，SPARC法制備的SiCO薄膜具有更好的熱穩(wěn)定性和化學(xué)穩(wěn)定性。
重要的是，這些優(yōu)點(diǎn)是在非等離子體環(huán)境中實(shí)現(xiàn)的。流入的基態(tài)自由基只與選定的前驅(qū)體分子中的特定鍵相互作用，因此斷鍵具有選擇性，這使得前驅(qū)體自由基粘附系數(shù)低，從而獲得臺(tái)階覆蓋性極高的薄膜。在沉積步驟中，硅碳鍵不會(huì)被斷開(kāi)，任何與前驅(qū)體分子中的硅結(jié)合的氧、氮或碳都被保留下來(lái)。為了實(shí)現(xiàn)大范圍的成分調(diào)控，需要根據(jù)所需的薄膜類型來(lái)設(shè)計(jì)和選擇前驅(qū)體。
在此工藝中，可以增加硅碳鍵的比例，同時(shí)降低硅氧鍵的密度。即使對(duì)于在不同溫度下沉積的薄膜，相比于薄膜中的碳密度或碳總量，交聯(lián)碳的量才是影響刻蝕選擇性的主要因素。此外，這些SiCO薄膜在稀氫氟酸和熱磷酸等典型濕法化學(xué)物質(zhì)中的濕法刻蝕速率為零，因此可提供近乎無(wú)限的濕法刻蝕選擇性。薄膜直到15?都一直具有連續(xù)性，且沒(méi)有針孔，不像原子層沉積氮化硅薄膜，至少需要30?才沒(méi)有針孔。
SiCO薄膜在實(shí)踐中表現(xiàn)如何？
回到DRAM示例：正如前面提到的，技術(shù)節(jié)點(diǎn)演進(jìn)過(guò)程中使得DRAM單元電容持續(xù)下降，為了提高獲取DRAM單元信息的能力，需要相應(yīng)的降低位線電容。
位線電容的很重要一部分（可能是一半）源自位線和存儲(chǔ)節(jié)點(diǎn)單元之間的耦合。自20nm節(jié)點(diǎn)開(kāi)始，空氣間隙成為減少這種耦合的一種手段?？諝忾g隙兩側(cè)的介電薄膜必須滿足許多嚴(yán)格的標(biāo)準(zhǔn)，包括共形性、粘附性、氣密性、介電常數(shù)和擊穿電壓。SPARC沉積的SiCO薄膜的特性可實(shí)現(xiàn)比傳統(tǒng)材料更低的電容耦合，從而提高DRAM的性能。
在邏輯器件中，柵極隔離層長(zhǎng)期以來(lái)一直被認(rèn)為是減少柵極之間以及柵極和柵極觸點(diǎn)之間寄生電容、從而降低串?dāng)_風(fēng)險(xiǎn)的一種手段。隔離層的概念被引入了3D環(huán)柵結(jié)構(gòu)中，但額外的要求是，隔離層材料還必須充當(dāng)橫向刻蝕停止層。
SPARC沉積的SiCO薄膜的綜合特性也非常適合環(huán)柵結(jié)構(gòu)邏輯器件這種情況。除其電學(xué)特性外，SiCO高度的各向異性和出色的刻蝕選擇性還能幫助改善生產(chǎn)線。
在這兩個(gè)例子中，串?dāng)_的最小化只是眾多考慮因素之一。但這種最小化對(duì)整個(gè)電路開(kāi)發(fā)有著重要影響，因?yàn)樗鼫p輕了電容器和晶體管的負(fù)擔(dān)，使它們更容易實(shí)現(xiàn)其各自的功能。從全局來(lái)看，這減弱了尋求其他途徑來(lái)提高性能的必要性，而那些途徑都必然要付出成本，并且可能會(huì)帶來(lái)新的復(fù)雜情況。這很好地體現(xiàn)了在基礎(chǔ)層面上進(jìn)行的細(xì)微升級(jí)也能產(chǎn)生巨大的影響力。
SPARC工藝的高度靈活性和適應(yīng)性使其可以用于制備多種共形薄膜和不同成分的薄膜。例如，它可用于沉積高度可調(diào)的碳氮化硅薄膜。碳化硼和硼碳氮等優(yōu)質(zhì)共形硼基薄膜也已被成功制備，它們的濺射和刻蝕行為與硅基薄膜不同。
一個(gè)頗具潛力的應(yīng)用是在先進(jìn)的圖形化技術(shù)方面，比如自對(duì)準(zhǔn)四重圖形化技術(shù)、自對(duì)準(zhǔn)柵極和觸點(diǎn)以及完全自對(duì)準(zhǔn)通孔，這些技術(shù)都是為了制備日益復(fù)雜的3D結(jié)構(gòu)所開(kāi)發(fā)的，它們都需要用到具有特別突出的刻蝕選擇性的材料，來(lái)實(shí)現(xiàn)更高的層間對(duì)準(zhǔn)精度。先進(jìn)圖形化技術(shù)需要獨(dú)特的隔離層、硬掩膜和刻蝕停止層材料的組合，以使它們能在各種等離子體刻蝕和濕法化學(xué)刻蝕過(guò)程中呈現(xiàn)出接近完美的選擇性?；谔蓟鸷团鹛嫉谋∧な呛芎玫倪x擇，因?yàn)樗鼈兙邆浜线m的介電常數(shù)k值、共形性、電特性以及其他特點(diǎn)。
同樣，使用SPARC技術(shù)沉積的、基于碳化硅的薄膜在3D NAND存儲(chǔ)孔的制造中也非常有用，因?yàn)樗鼈冇辛己玫目烧{(diào)性，且對(duì)氧化物和氮化物具有很好的選擇性。在任何基于等離子體的工藝出現(xiàn)問(wèn)題時(shí)，使用自由基來(lái)制造薄膜的能力是很有吸引力的新選項(xiàng)。
很少有比半導(dǎo)體制造迭代得更快的行業(yè)，這對(duì)開(kāi)發(fā)和整合日新月異的生產(chǎn)工藝組合提出了不斷挑戰(zhàn)。半導(dǎo)體行業(yè)一直面臨著如3D整合等新問(wèn)題和像串?dāng)_這樣持續(xù)存在的問(wèn)題，因而需要工程師們的智慧和創(chuàng)造力確保技術(shù)的與時(shí)俱進(jìn)，也需要像SPARC這樣的創(chuàng)新設(shè)備支持技術(shù)的實(shí)現(xiàn)，以確?！懊織l信息都被清楚聽(tīng)到”。
作者：泛林集團(tuán)公司副總裁兼電介質(zhì)原子層沉積產(chǎn)品總經(jīng)理Aaron Fellis
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